Тестирование целочисленного сумматора с интерфейсами AXI-Stream на SystemVerilog Сменив недавно работу, перей…
Тестирование целочисленного сумматора с интерфейсами AXI-Stream на SystemVerilog Сменив недавно работу, перейдя с языка VHDL на язык SystemVerilog и оказавшись в команде, где есть отдельная группа верификаторов, я осознал, что сильно отстал в верификации. На VHDL ранее мной писались лишь простые тесты разработчика, которые показывали, что блок выполняет требуемую функцию и ничего более. Каждый тест писался с нуля и не было повторного использования кода. Решив исправить эту про... https://clck.ru/3CR9KB
Автор: Habr все новости об IT